纳米集成电路制造工艺

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资料名称：	纳米集成电路制造工艺
文件类型：	PDF文档
文件大小：	89.13 MB
资料归类：	电子信息
整理时间：	2017-09-28
软件简介：	纳米集成电路制造工艺作者：张汝京编著出版时间：2014年版内容简介　　《纳米集成电路制造工艺》共分19章，涵盖先进集成电路工艺的发展史，集成电路制造流程、介电薄膜、金属化、光刻、刻蚀、表面清洁与湿法刻蚀、掺杂、化学机械平坦化，器件参数与工艺相关性，DFM（Design for Manufacturing），集成电路检测与分析、集成电路的可靠性，生产控制，良率提升，芯片测试与芯片封装等项目和课题。国内从事半导体产业的科研工作者、技术工作者和研究生可使用《纳米集成电路制造工艺》作为教科书或参考资料。目录第1章半导体器件 1.1 N型半导体和P型半导体 1.2 二极管 1.3 金属氧化物半导体场效晶体管 1.4 电容和电感第2章集成电路制造工艺发展趋势 2.1 引言 2.2 横向微缩所推动的工艺发展趋势 2.2.1 光刻技术 2.2.2 沟槽填充技术 2.2.3 互连层RC延迟的降低 2.3 纵向微缩所推动的工艺发展趋势 2.3.1 等效栅氧厚度的微缩 2.3.2 源漏工程 2.3.3 自对准硅化物工艺 2.4 弥补几何微缩的等效扩充 2.4.1 高k金属栅 2.4.2 载流子迁移率提高技术 2.5 展望参考文献第3章 CMOS逻辑电路及存储器制造流程 3.1 逻辑技术及工艺流程 3.1.1 引言 3.1.2 CMOS工艺流程 3.2 存储器技术和制造工艺 3.2.1 概述 3.2.2 DRAM和eDRAM 3.2.3 闪存 3.2.4 FeRAM 3.2.5 PCRAM 3.2.6 RRAM 3.2.7 MRAM 参考文献第4章电介质薄膜沉积工艺 4.1 前言 4.2 氧化膜/氮化膜工艺 4.3 栅极电介质薄膜 4.3.1 栅极氧化介电层-氮氧化硅（SiOxNy） 4.3.2 高k栅极介质 4.4 半导体绝缘介质的填充 4.4.1 高密度等离子体化学气相沉积工艺 4.4.2 O3-TEOS的亚常压化学气相沉积工艺 4.5 超低介电常数薄膜 4.5.1 前言 4.5.2 RC delay对器件运算速度的影响 4.5.3 k为2.7-3.0的低介电常数材料 4.5.4 k为2.5的超低介电常数材料 4.5.5 Etching stop layer and copper barrier介电常数材料参考文献第5章应力工程 5.1 简介 5.2 源漏区嵌入技术 5.2.1 嵌入式锗硅工艺 5.2.2 嵌入式碳硅工艺 5.3 应力记忆技术 5.3.1 SMT技术的分类 5.3.2 SMT的工艺流程 5.3.3 SMT氮化硅工艺介绍及其发展 5.4 双极应力刻蚀阻挡层 5.5 应力效应提升技术参考文献第6章金属薄膜沉积工艺及金属化 6.1 金属栅 6.1.1 金属栅极的使用 6.1.2 金属栅材料性能的要求 6.2 自对准硅化物 6.2.1 预清洁处理 6.2.2 镍铂合金沉积 6.2.3 盖帽层TiN沉积 6.3 接触窗薄膜工艺 6.3.1 前言 6.3.2 主要的问题 6.3.3 前处理工艺 6.3.4 PVD Ti 6.3.5 TiN制程 6.3.6 W plug制程 6.4 金属互连 6.4.1 前言 6.4.2 预清洁工艺 6.4.3 阻挡层 6.4.4 种子层 6.4.5 铜化学电镀 6.4.6 洗边和退火 6.5 本章总结参考文献第7章光刻技术第8章干法刻蚀第9章集成电路制造中的污染和清洗技术第10章超浅结技术第11章化学机械平坦化第12章器件参数和工艺相关性第13章可制造性设计第14章半导体器件失效分析第15章集成电路可靠性介绍第16章集成电路测量第17章良率改善第18章测试工程第19章芯片封装
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